Stage Projet de fin d’études – Spécialisation Microélectronique Numérique Conception d’un sous module sein d’un projet de développement d’un préprocesseur pour capture d’image (ISP)

About the role

The intern will design an RTL submodule of an image signal processor pre-processor, starting from a reference C model. The work covers studying architectures, implementing and synthesizing RTL, unit validation, and supporting integration into the full product. The role needs VHDL or SystemVerilog design skills and solid C/C++ knowledge.